6月11日消息，新思科技(Synopsys)近日宣布推出全新的DesignWare® Die-to-Die控制器IP核，與公司現有的112G USR/XSR PHY IP核共同實現完整的die-to-die IP解決方案。該完整的IP解決方案可為開發者提供低延遲、高帶寬的die-to-die連接，以滿足高性能計算、人工智能(AI)和網絡SoC對更大工作量和更快速數據傳送的需求。DesignWare Die-to-Die控制器和PHY IP核是新思科技多裸晶芯片解決方案的一部分，由HBM IP和3DIC Compiler組成，可加速需要先進封裝的SoC設計。
Arm基礎架構業務部產品管理總監Jeff Defilippi表示：“互連技術對于下一代高性能、定制化的基礎架構SoC越來越重要。新思科技DesignWare Die-to-Die控制器具有針對AMBA CXS的低延遲性和原生支持，可與Arm Coherent Mesh Network實現便捷集成，為我們的共同客戶提供多芯片IP解決方案，為下一代基礎架構計算提供所需的更高擴展性能和可操作選項。”
DesignWare Die-to-Die控制器具有錯誤校正機制，如可選的前向錯誤校正和循環冗余校驗，以實現更高的數據完整性和鏈路可靠性。DesignWare Die-to-Die控制器的靈活配置支持AMBA® CXS和AXI協議，可實現相干和非相干的數據通信，從而輕松集成到基于Arm的SoC和其他高性能SoC中。DesignWare Die-to-Die控制器支持高達1.8Tb/s PHY帶寬，可實現強大的die-to-die連接以滿足SoC對高性能計算的需求。
新思科技IP營銷和戰略高級副總裁John Koeter表示：“裸片拆分和分解的趨勢下，需要超短和特短距離鏈接，以實現裸晶芯片之間的高數據速率連接。新思科技的完整DesignWare Die-to-Die IP解決方案提供超低延遲控制器和高性能PHY，已被多家客戶所采用，協助開發者放心地將高質量IP集成到多裸晶芯片SoC中，同時最大限度地降低集成風險。”
新思科技廣泛的DesignWare IP核組合包括邏輯庫、嵌入式存儲器、IO、PVT監視器、嵌入式測試、模擬IP、接口IP、安全IP、嵌入式處理器和子系統。為加速原型設計、軟件開發以及將IP核整合進芯片，新思科技IP Accelerated計劃提供IP原型設計套件、IP軟件開發套件和IP核子系統。我們對IP質量的廣泛投資、全面的技術支持可使設計人員降低整合風險，并加快上市時間。
