按照臺積電給出的指標顯示，2nm工藝是一個重要節點，Metal Track(金屬單元高度)和3nm一樣維持在5x，同時Gate Pitch(晶體管柵極間距)縮小到30nm，Metal Pitch(金屬間距)縮小到20nm，相比于3nm都小了23%。
臺積電沒有透露2nm工藝所需要的技術和材料，看晶體管結構示意圖和目前并沒有明顯變化，能在硅半導體工藝上繼續壓榨到如此地步真是堪稱奇跡，接下來就看能不能做到1nm了。當然，在那之前，臺積電還要接連經歷7nm、6nm、5nm、3nm等多個工藝節點。
其中，臺積電的7nm 工藝將首次引入EUV極紫外光刻技術，目前已即將量產;而6nm只是7nm的一個升級版，預計明年第一季度試產;5nm工藝將全面導入EUV光刻，已經開始風險性試產，明年底之前有望實現量產，蘋果A14、AMD五代銳龍(Zen 4都有望采納);3nm有望在2021年試產、2022年量產。三星也早就規劃到了3nm，預期2021年量產。
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